Verilog测试文件编写大全之时钟
来源：哔哩哔哩
2023-06-01 00:09:46
(资料图片仅供参考)
一、前言
完成工程设计之后，通常需要编写对应的测试文件对设计进行功能仿真验证。因为测试文件中对外是只有输入输出端口，并无信号，而测试文件就是通过编写输入信号的形式，连接到设计文件对应的输入端口，通过输出端口来确认逻辑是否正确。时钟又是最最基础的信号，无时钟信号类似手机不联网。本节将结合实际modelsim来讲解测试文件中时钟的写法。
二、时钟信号
从信号特点看，可分为占空比为50%和非50%，实现语句可分为always语句和forever语句
2.1 设计源文件
为方便查看时钟信号，功能很简单，输出信号等于输入信号
2.2 测试文件
测试代码
2.3 仿真结果
四种时钟信号如下图，占空比和周期符合设计
2.4 参考资料
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